Cadence Schematic 教學與 CMOS 0.18μm 製程 LVS 驗證環境設定 (December 2015)

作者：林士華

摘要：摘要—本篇文章將介紹如何以 Cadence 中的 Schematic 與Layout 進行電路彼此驗證及 LVS 的除錯。文中也會同時搭配圖文互相輔助說明,使閱讀者更有實際感覺操作。並以自製的 LNA 電路進行除錯範例。於最後,亦將 Cadence 中的 Schematic 快捷鍵簡單的介紹說明,以提供閱讀者使用軟體時會更便利及更快速的上手。本論文針對單晶微波積體電路小組的分工、每週進度及組員間心態管理作分析，希望藉由本文章可以使接下來的初學者在規定時間內和平完成60GHz收發機系統。

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