Cadence DRC 應用於 PHEMT 0.15 um 之除錯技巧

作者：楊竣賀

摘要：使用 Cadence 畫 Layout 時,都會需要 Run DRC 來驗證電路佈局是否有達到晶片廠商的設計規範。主要使讀者透過本文內容後,能夠更容易找出 DRC 的錯誤並能夠從錯誤資訊中找到解決 DRC 錯誤的方法。本文也列舉幾個常見 DRC 的錯誤來加以探討之。

下載